隨著半導(dǎo)體工藝、芯片規(guī)模的限制越來(lái)越大，傳統(tǒng)的單個(gè)大芯片策略已經(jīng)行不通，chiplet小芯片成為新的方向，AMD無(wú)疑是其中的佼佼者，銳龍、線

隨著半導(dǎo)體工藝、芯片規(guī)模的限制越來(lái)越大，傳統(tǒng)的單個(gè)大芯片策略已經(jīng)行不通，chiplet小芯片成為新的方向，AMD無(wú)疑是其中的佼佼者，銳龍、線程撕裂者、霄龍三大產(chǎn)品線都在踐行這一原則，并且取得了不俗的效果。

現(xiàn)在，AMD要把這一策略延續(xù)到GPU顯卡上了。

2020年的最后一天，AMD向美國(guó)專利商標(biāo)局提交了一項(xiàng)新專利，勾勒了未來(lái)的GPU小芯片設(shè)計(jì)。

AMD首先指出，傳統(tǒng)的多GPU設(shè)計(jì)存在諸多問(wèn)題(包括AMD自己的CrossFire)，比如GPU編程模型不適合多路GPU，很難在多個(gè)GPU之間并行分配負(fù)載，多重GPU之間緩存內(nèi)容同步極為復(fù)雜，等等。

AMD的思路是利用“高帶寬被動(dòng)交聯(lián)”(high bandwidth passive crosslink)來(lái)解決這些障礙，將第一個(gè)GPU小芯片與CPU處理器直接耦合在一起(communicably coupled)，而其他GPU小芯片都通過(guò)被動(dòng)交聯(lián)與第一個(gè)GPU小芯片耦合，而所有的GPU小芯片都放置在同一個(gè)中介層(interposer)之上。

這樣一來(lái)，整個(gè)GPU陣列就被視為單獨(dú)一個(gè)SoC，然后劃分成不同功能的子芯片。

傳統(tǒng)的GPU設(shè)計(jì)中，每個(gè)GPU都有自己的末級(jí)緩存，但為了避免同步難題，AMD也重新設(shè)計(jì)了緩存體系，每個(gè)GPU依然有自己的末級(jí)緩存，但是這些緩存和物理資源耦合在一起，因此所有緩存在所有GPU之間依然是統(tǒng)一的、一致性的。

聽(tīng)起來(lái)很難懂對(duì)吧?確實(shí)如此，畢竟一般在專利文件中，廠商往往都會(huì)故意隱藏具體設(shè)計(jì)細(xì)節(jié)，甚至可能存在一些故意使之難以理解、甚至誤導(dǎo)的描述。

AMD沒(méi)有透露是否正在實(shí)際進(jìn)行GPU小芯片設(shè)計(jì)，但早先就有傳聞稱，下一代的RNA3架構(gòu)就會(huì)引入多芯片，這份專利正提供了進(jìn)一步佐證。

可以預(yù)料，RDNA3架構(gòu)如果真的上小芯片設(shè)計(jì)，核心規(guī)模必然會(huì)急劇膨脹，一兩萬(wàn)個(gè)流處理器都是小意思。

AMD也不是唯一有此想法的人。Intel Xe HP、Xe HPC高性能架構(gòu)就將采取基于Tile區(qū)塊的設(shè)計(jì)，今年晚些時(shí)候問(wèn)世，直奔高性能計(jì)算、數(shù)據(jù)中心而去。

NVIDIA據(jù)說(shuō)會(huì)在Hopper(霍珀)架構(gòu)上采用MCM多芯封裝設(shè)計(jì)，而在那之前還有一代“Ada Lovelace”(阿達(dá)·洛夫萊斯)，有望上5nm工藝，并堆到多達(dá)18432個(gè)流處理器。

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